Основные разделы


Анализ результатов синтеза

В результате автоматизированного синтеза были получены модели операционного автомата, управляющего устройства и всего процессорного модуля. Оценить работу разработанных компонентов можно с помощью полученных временных диагрмм, построенных в среде проектирования.

Тестирование VHDL-модели операционного устройства

После разработки VHDL-модели ОА была получена временная диаграмма работы устройства, представленная на рисунке 5.1.

Рисунок 5.1 - Временная диаграмма работы VHDL-модели ОА

Моделирование работы ОА осуществлялось при подаче на входы устройства входных данных (d1, d2, d3), текущей микрокоманды и сигналов синхронизации (clk) и асинхронного сброса (rst). В результате моделирования и отладки был сделан вывод о соответствии работы устройства требованиям к ОА. (Текст VHDL-модели операционного автомата - в приложении 1).

Тестирование VHDL-модели управляющего устройства

После разработки VHDL-модели УА была получена временная диаграмма работы устройства, представленная на рисунке 5.2.

Рисунок 5.2 - Временная диаграмма работы VHDL-модели УА

Для моделирования работы управляющего устройства на входы устройства были поданы сигналы синхронизации (clk) и асинхронного сброса (rst) а также значения вычисленных операционным автоматом логических условий. (Текст VHDL-модели управляющего автомата - в приложении 2).

Особенностью VHDL-модели является то, что для реализации преобразования кодов логических условий и микроопераций из команд в унарные коды использовалась функция conv_integer(). Т.к. при нулевых значения векторов функция возвращает 0, пришлось ввести дополнительный нулевой бит во входной вектор логических условий и выходной вектор микроопераций.

Моделирование работы устройства осуществлялось по стратегии обхода всех дуг. В результате моделирования был сделан вывод о работоспособности модели, т.к. во всех состояниях УА в качестве выходного вектора подавались сигналы микроопераций, соответствующие отмеченным в уточненной ГСА.

Тестирование VHDL-модели процессорного модуля

После разработки VHDL-модели УА были получены временные диаграммы выполнения двух действий, представленные на рисунках 5.3 и 5.4. Для моделирования на входы модели процессорного модуля были поданы сигналы синхронизации и асинхронного сброса, входные данные для выполняемого действия (d1,d2 - операнды; d3 - код выполняемой операции). Результат выполнения операции был получен на выходной шине r.

Рисунок 5.3 - Временная диграмма работы прцессорного модуля: выполнение операции умножения целых беззнаковых чисел

Проверка результатов моделирования работы, представленных на рисунке 5.3 (умножение целых беззнаковых чисел):

АА * 55 = 3872, или

* 1010101 = 11100001110010.

При моделировании получен верный результат.

Проверка результатов моделирования работы, представленных на рисунке 5.4 (преобразование двоично-десятичного числа в двоичное):

Перейти на страницу: 1 2 3 4

Прочитайте еще и эти статьи:

Исследование методов повышения производительности в Ad-Hoc сетях
Беспроводные сети позволяют людям связываться и получать доступ к приложениям и информации без использования проводных соединений. Это обеспечивает свободу передвижения и возможность использования приложений, находящихся в других частях дома, г ...

Расчет антенно-фидерного устройства
Антеннами называются устройства, предназначенные для излучения и приема радиоволн. Антенны являются обязательным звеном любой системы радиосвязи. Электромагнитные колебания высокой частоты вырабатываются генератором, с помощью направляющей сист ...

© Copyright 2019 | www.techattribute.ru